Асинхронный арбитр

[vak]

Столкнулся с необходимостью изобразить на FPGA асинхронный арбитр. Это такая схема, которая определяет, который из двух сигналов поступил раньше. Для ASIC задача решается так:

Выглядит как простая цифровая схема, но на самом деле здесь решается нетривиальная проблема фильтраци метастабильного состояния, аналоговая по своей сути. Об эту тему много копий сломано и научных статей написано. Для FPGA качественного решения не существует. В идеале изготовители FPGA должны бы закладывать в архитектуру чипа некоторое количество модулей-арбитров. Увы, в нынешних чипах от Xilinx и Altera их нет, поэтому приходится измышлять решения "на коленке". Пока думаю обойтись двумя вентилями NAND2, а в качестве фильтра метастабильности задействовать пару MUX7. По идее, всё это должно поместиться в один слайс. Еще можно попробовать вместо NAND2 использовать штатную RS-защелку типа FDCPE. У неё есть асинхронные входы для сброса и установки. Да и время выхода из метастабильного состояния должно получиться поменьше.

Comments

[vak]

В целом работает. Я добавил задержки, получается примерно следующее.



Пожалуй ты прав, LUT6_2 будет хорошим решением. Надо будет проверить на реальном железе.

[spamsink.livejournal.com]

Понятно, что если сначала меняется in[1], а потом почти мгновенно in[0] (пока out[0] еще не успел обернуться через фидбек), то на out[1] будет glitch. Трудность в том, что это невозможно отловить, добавляя буфера или инверторы, поскольку их задержка больше, чем задержка фидбека. Тут надежда на то, что вероятность такой разницы во времени минимальна.

[vak]

В оригинальном арбитре фильтр на входе как раз и устраняет этот глитч. У меня есть мысль попробовать задействовать MUXF7 в качестве фильтра. В каждом слайсе вроде как присутствует по два мукса.
Типа такого:

MUXF7 m0 (outA_filtered, outB, 0, outA);
MUXF7 m1 (outB_filtered, outA, 0, outB);

[spamsink.livejournal.com]

На вЫходе, ты имел в виду? MUXF7 не получится, потому что у них входы фиксированы.
Впрочем, если написать
{3, 0}: out = 1; // in[0] wins

{3, 3}: out = 2; // this means that in[1] came slightly earlier and it should win

то глитч будет не overlapping, а included, дальше можно будет написать
out_final[1] = out[1];
out_final[0] = out[0] & ~out[1];

Т.е. выйдет два LUT6_2, один из которых реально 4->2, а другой 2->2.

[vak]

Да, на выходе, конечно. Опечатка.
Это на Spartan входы MUX7 жёстко привязаны к выходам MUX6.
А на Virtex7 они идут к выходам LUT6.
Ровно то, что нужно.
На спартане можно задействовать MUXF5_D.

Можно и второй LUT задействать для фильтра, да.

[spamsink.livejournal.com]

А на Virtex7 они идут к выходам LUT6.

К выходам двух разных LUT6, а не одной LUT6_2.

[vak]

Это фигово: мукс не годится. Получается, оптимальный вариант это цепочка из двух LUT6_2. Первый формирует сигналы, второй отфильтровывает нежелательное состояние.