Асинхронный арбитр

[vak]

Столкнулся с необходимостью изобразить на FPGA асинхронный арбитр. Это такая схема, которая определяет, который из двух сигналов поступил раньше. Для ASIC задача решается так:

Выглядит как простая цифровая схема, но на самом деле здесь решается нетривиальная проблема фильтраци метастабильного состояния, аналоговая по своей сути. Об эту тему много копий сломано и научных статей написано. Для FPGA качественного решения не существует. В идеале изготовители FPGA должны бы закладывать в архитектуру чипа некоторое количество модулей-арбитров. Увы, в нынешних чипах от Xilinx и Altera их нет, поэтому приходится измышлять решения "на коленке". Пока думаю обойтись двумя вентилями NAND2, а в качестве фильтра метастабильности задействовать пару MUX7. По идее, всё это должно поместиться в один слайс. Еще можно попробовать вместо NAND2 использовать штатную RS-защелку типа FDCPE. У неё есть асинхронные входы для сброса и установки. Да и время выхода из метастабильного состояния должно получиться поменьше.

Comments

[spamsink.livejournal.com]

Какое у этой штуки определение на поведенческом уровне? Например, в виде UDP?

[vak]

Примерно так.

module MUTEX (input inA, input inB, output outA, output outB);
  UDP_mutex_top_half  #(`gate_delay, `gate_delay) M1(outA, inA, inB, outB);
  UDP_mutex_bottom_half  #(`gate_delay, `gate_delay) M2(outB, inB, inA, outA);
endmodule

primitive UDP_mutex_top_half(output G, input R1, input R2, input G2state);
   table
   //  R1   R2   G2state   G
       0     ?     ?   :   0;
       1     ?     1   :   0;
       1     ?     0   :   1;
       1     ?     x   :   1;
       x     x     x   :   x;
   endtable
endprimitive

primitive UDP_mutex_bottom_half(output reg G, input R1, input R2, input G2state);
   table
   //  R1   R2   G2state  Gold  G
       0     ?     ?      : ? :   0;
       1     ?     1      : ? :   0;
       1     0     0      : ? :   1;
       1     x     0      : ? :   1;
       1     ?     x      : ? :   1;
       1     1     0      : 0 :   0;
       1     1     0      : 1 :   1;
       x     x     x      : ? :   x;
   endtable
endprimitive

[spamsink.livejournal.com]

По идее, одного LUT6_2 с выходами, завернутыми на себя, должно хватить.

[vak]

И на выходе не будет метастабильного состояния?

[spamsink.livejournal.com]

Насколько я понимаю, может быть, если разница во времени прихода входящих сигналов меньше, чем разница между временами фидбека двух выходов, но внутри одного слайса это должно быть на порядок меньше, чем произвольная разница между задержками во внешних соединениях.

Идея в том, чтобы как можно сильнее приблизиться к атомарной конструкции. Чем больше элементов, тем больше связей, и тем больше места/времени для осцилляции. А LUT6_2 с фидбеком, который гарантированно будет проведен внутри слайса - это "почти" атомарный элемент-арбитр.

[spamsink.livejournal.com]

Как тебе вот это?

module MUTEX(input bit [1:0] in, output bit [1:0] out);
always @* casez ({int'(in), int'(out)})
{0, 'z}: out = 0;
{1, 'z}: out = 1;
{2, 'z}: out = 2;
{3, 1}: out = 1;
{3, 2}: out = 2;
{3, 0}: out = 1; // in[0] wins
{3, 3}: out = 1; // in[0] wins, I said!
endcase
endmodule

[vak]

Сейчас прогоню тестик.

[vak]

В целом работает. Я добавил задержки, получается примерно следующее.



Пожалуй ты прав, LUT6_2 будет хорошим решением. Надо будет проверить на реальном железе.

[spamsink.livejournal.com]

Понятно, что если сначала меняется in[1], а потом почти мгновенно in[0] (пока out[0] еще не успел обернуться через фидбек), то на out[1] будет glitch. Трудность в том, что это невозможно отловить, добавляя буфера или инверторы, поскольку их задержка больше, чем задержка фидбека. Тут надежда на то, что вероятность такой разницы во времени минимальна.

[vak]

В оригинальном арбитре фильтр на входе как раз и устраняет этот глитч. У меня есть мысль попробовать задействовать MUXF7 в качестве фильтра. В каждом слайсе вроде как присутствует по два мукса.
Типа такого:

MUXF7 m0 (outA_filtered, outB, 0, outA);
MUXF7 m1 (outB_filtered, outA, 0, outB);

[spamsink.livejournal.com]

На вЫходе, ты имел в виду? MUXF7 не получится, потому что у них входы фиксированы.
Впрочем, если написать
{3, 0}: out = 1; // in[0] wins

{3, 3}: out = 2; // this means that in[1] came slightly earlier and it should win

то глитч будет не overlapping, а included, дальше можно будет написать
out_final[1] = out[1];
out_final[0] = out[0] & ~out[1];

Т.е. выйдет два LUT6_2, один из которых реально 4->2, а другой 2->2.

[vak]

Да, на выходе, конечно. Опечатка.
Это на Spartan входы MUX7 жёстко привязаны к выходам MUX6.
А на Virtex7 они идут к выходам LUT6.
Ровно то, что нужно.
На спартане можно задействовать MUXF5_D.

Можно и второй LUT задействать для фильтра, да.

[spamsink.livejournal.com]

А на Virtex7 они идут к выходам LUT6.

К выходам двух разных LUT6, а не одной LUT6_2.

[vak]

Это фигово: мукс не годится. Получается, оптимальный вариант это цепочка из двух LUT6_2. Первый формирует сигналы, второй отфильтровывает нежелательное состояние.