Соревнование Verilog против VHDL

[vak]

Я тут по жизни вращаюсь промеж разработчиков RTL, и по моим наблюдениям, среди профессионалов предпочитающие VHDL встречаются примерно один к десяти.

Двадцать лет назад один чувак провёл забавное соревнование: нашёл добровольцев-разработчиков и дал им реальное задание на время. Девять человек писали на Verilog, пять на VHDL. Надо было за 90 минут сделать загружаемый 9-битный счётчик с инкрементом на 3, декрементом на 5, четностью и переносом.

http://www.angelfire.com/in/rajesh52/contest.html

Из девяти писавших на Verilog один не уложился в отведённое время, трое выдали дизайн, который не прошёл тесты, и пятеро произвели вполне функциональный результат.

Ни один из предпочёвших VHDL не справился с задачей.

В то время, в 1997 году, Verilog и VHDL выглядели инструментами более-менее сравнимого уровня. Но в 2002 году изобрели SystemVerilog, и чаша весов необратимо перевесила.

Comments

[vit_r]

Для тестирования нужен полный цикл, то есть более-менее сложный проект с полным вычищением ошибок.

Впрочем, в данном случае не думаю, что результаты будут отличаться.

[vak]

В полном цикле будет больше доля верификации. То есть ещё сильнее уклон в сторону SystemVerilog, UVM, assertions, constrained randomization и прочих ништяков. Ничего этого в VHDL нету.

[spamsink]

Помнится, когда-то очень давно я об этом соревновании читал.

Да, скорее бы VHDL сдох, наконец. Но он, как и Ада, будет жить вечно, потому что USDoD его любит.

[vak]

На самом деле, с 1997 года уже не любит.

"In early 1995, DoD standard MIL-STD-454L was replaced and the use of VHDL was no longer mandated. Instead, the new wording stated that ASIC designs “should be documented” by means of VHDL. By 1997 even this suggestion was removed."

"Who is still using VHDL? In 2015, the US appeared to be 80–90% Verilog/SystemVerilog. There are certain US military and aerospace vendors continuing to use VHDL, despite the lack of a DoD mandate. Europe used to be a huge VHDL supporter, but this is a legacy issue now and there is very little new VHDL being written. There’s little VHDL usage in India/Asia, as these are historically Verilog. When VHDL was mentioned to the Broadcom team in Israel, there were chuckles."

[spamsink]

Значит, мои данные насчет USDoD слегка устарели :), но Xilinx его по-прежнему любит. Описания функциональности примитивов в User Guides - на VHDL.

[vak]

У VHDL есть один неоспоримый плюс: можно купить _одну_ книжку и выучить весь язык. С SystemVerilog так не получится. Нужно как минимум три книжки, да еще в стандарт заглядывать.

[spamsink]

Может, оно, конечно, и плюс, но поставщика софта, который бы, например, пользовался Адой или Алголом для формализации описания API, я бы проклял.

[x86128]

Огласите весь must read список пожалуйста :)

[vak]

Книжки номер один-два по SystemVerilog:

"SystemVerilog for Verification: A Guide to Learning the Testbench Language Features"

"SystemVerilog for Design: A Guide to Using SystemVerilog for Hardware Design and Modeling"

Эти книжки нет смысла покупать по одной: надо иметь обе и читать вперемежку. Они описывают разные части языка и разные методологии, дополняющие друг друга.

Проблема в том, что эти книжки описывают язык SystemVerilog для читателя, который уже хорошо знаком с языком Verilog.

Поэтому нужна книжка номер три:

"Verilog HDL"

[x86128]

Спасибо!

[netch]

Я правильно понимаю, что те писатели на Verilog на самом деле пишут на SystemVerilog, и реально результат достигается за счёт этого?

[vak]

Часто пишут на Verilog, но не всегда. Дело в том, что для Verilog имеется набор opensource инструментов, типа Yosys, Icarus Verilog, Verilator и других. В зависимости от потребностей проекта, иногда имеет смысл писать на чистом Верилоге.

К примеру, в проекте МЭСМ-6 мы сейчас используем SystemVerilog и Modelsim от Альтеры. Но бродят идеи переписать код на Verilog и задействовать Verilator. Тогда мы сможем сделать быстрый и свободно распространяемый симулятор машины, и включить его в будущий Development Kit.

Главная прелесть в другом: в верификации. Синтезируемая часть кода обычно занимает меньше половины. Больше времени и сил уходит на построение достаточно полной модели законченной системы, и специализированные тесты, чтобы убедится, что дизайн ведёт себя как положено. Весь этот дополнительный код не получится написать на чистом Верилоге: нужен SystemVerilog, как более богатый язык, с классами, динамическим выделением памяти, и т.п. Это на простом уровне.

На следующем уровне сложности понадобятся важные элемента СистемВерилога, которых вообще нет в других языках: constrained random generation, assertions, coverage, UVM. Без этого никакая профессиональная разработка не обходится.