Соревнование Verilog против VHDL

[vak]

Я тут по жизни вращаюсь промеж разработчиков RTL, и по моим наблюдениям, среди профессионалов предпочитающие VHDL встречаются примерно один к десяти.

Двадцать лет назад один чувак провёл забавное соревнование: нашёл добровольцев-разработчиков и дал им реальное задание на время. Девять человек писали на Verilog, пять на VHDL. Надо было за 90 минут сделать загружаемый 9-битный счётчик с инкрементом на 3, декрементом на 5, четностью и переносом.

http://www.angelfire.com/in/rajesh52/contest.html

Из девяти писавших на Verilog один не уложился в отведённое время, трое выдали дизайн, который не прошёл тесты, и пятеро произвели вполне функциональный результат.

Ни один из предпочёвших VHDL не справился с задачей.

В то время, в 1997 году, Verilog и VHDL выглядели инструментами более-менее сравнимого уровня. Но в 2002 году изобрели SystemVerilog, и чаша весов необратимо перевесила.

Comments

[vak]

Книжки номер один-два по SystemVerilog:

"SystemVerilog for Verification: A Guide to Learning the Testbench Language Features"

"SystemVerilog for Design: A Guide to Using SystemVerilog for Hardware Design and Modeling"

Эти книжки нет смысла покупать по одной: надо иметь обе и читать вперемежку. Они описывают разные части языка и разные методологии, дополняющие друг друга.

Проблема в том, что эти книжки описывают язык SystemVerilog для читателя, который уже хорошо знаком с языком Verilog.

Поэтому нужна книжка номер три:

"Verilog HDL"

[x86128]

Спасибо!