Vargas Park, Fremont

Парочка круговых панорам со вчерашней прогулки в парке Vargas.



Это недавно открывшийся парк на восточной стороне залива Fremont. Пасущиеся коровы, птички, цветы и замечательные виды на залив.



Облака вчера были особенно хороши.

Yosys: свободный софт для Verilog-синтеза

Основной сайт проекта: http://www.clifford.at/yosys/
Исходники на Гитхабе: https://github.com/cliffordwolf/yosys
Краткое введение: http://www.clifford.at/yosys/files/yosys-austrochip2013.pdf
Полное описание: http://www.clifford.at/yosys/files/yosys_manual.pdf

Характеристики:
• Обрабатывает практически любой синтезируемый дизайн на языке Verilog-2005.
• Преобразует Verilog в BLIF / EDIF / BTOR / SMT-LIB / упрощённый RTL Verilog / и т.п.
• Встроенные формальные методы проверки свойств и эквивалентности.
• Отображение на стандартные библиотеки ASIC (в формате Liberty).
• Отображение на Xilinx 7 серии и Lattice iCE40 FPGA.