Пятнадцать байтов на стек от конца

Свет не сошёлся клином на Altera и Xilinx. Немецкая фирма Cologne Chip производит FPGA собственной архитектуры под названием GateMate. Olimex выпускает платы для разработчиков GateMateA1-EVB по цене от 50 евро.

Народ запихнул в эту FPGA процессор 8080 и запустил на нём древнюю игрушку Space Invaders. Исходники на Верилоге: gitlab.com/x653/spaceinvaders-fpga

Появилась опенсорсная реализация процессора 80186 для FPGA. Не только процессор, но и микрокод, биос и вся периферия компьютера. Работает как PC/XT на частоте 68 МГц, то есть в 14 раз быстрее. Прикольно было бы сварганить XT-шку в формате Raspberry Pi, с диском в сети через WiFi.

Сайт проекта: https://www.jamieiles.com/80186/

Исходники на гитхабе: https://github.com/jamieiles/80x86

Неплохая идея: превратить Raspberry Pico в программатор для Xilinx FPGA. Исходники здесь: https://github.com/kholia/xvc-pico

Но не Xilinx единым жив человек. В основе лежит более общая идея JTAG адаптера для произвольных целей: https://github.com/phdussud/pico-dirtyJtag/

Я как раз вчера искал простой пример компиляции встроенного софта для RP2040, и вот нате.

Один крутой чувак умудрился запустить игру Doom на чипе программируемой логики FPGA.



Вот такая платка за $65: iCEBreaker с чипом Lattice iCE40UP5k FPGA.

Исходные тексты: https://github.com/smunaut/ice40-playground/tree/master/projects/riscv_doom

Евгений x86128 достиг первых успехов с МЭСМ-6 на плате FPGA. На видео видно, как выполняется простейшая программа из трёх команд:

start start '1'
      xta   '77755' ; читаем из GPIO (Switches)
      atx   '77756' ; пишем в GPIO (Leds)
      uj    start

В верхних адресах находятся регистры периферийных устройств. Программа читает состояние переключателей и записывает его в регистр управления 7-сегментным индикатором.


Подробнее о проекте: https://github.com/besm6/mesm6/wiki

Блог проекта: besm6

TinyFPGA - плата FPGA на основе чипа Lattice iCE40 LP8K. В качестве софта используется Yosys, Verilog-синтезатор с открытыми исходными текстами. Плату можно купить за $55 на Ebay.



Вот так выглядит пример мигания светодиодом:



В чипе FPGA имеется 7680 элементарных ячеек (LUT4 плюс триггер) и 16 килобайт блочной памяти. В принципе, должно хватить для МЭСМ-6 в минимальной конфигурации.

Интересно, что в качестве среды программирования задействован редактор Atom. Может быть и нам такой подход сгодится.

Год назад я закончил разработку процессора микро-БЭСМ. Проект не получил никакого резонанса в социуме, тем не менее надо будет когда-нибудь довести его до реализации в железе. К примеру на плате DE10-Lite с чипом Altera MAX 10. Получится нечто вроде Arduino, но с системой команд типа БЭСМ-6.



Путь долгий, впрочем. Главное препятствие - теговая архитектура памяти, которая плохо ложится на современную шину адрес/данные. Стоит задача переделать архитектуру и перенести нужные биты из тега (на каждое слово) в регистры приписки (на каждую страницу). Совместимость со старым софтом обеспечивать не нужно, ведь его всё равно нету.

План следующий.
1. Создать ассемблер , который бы работал под Линуксом и понимал системы команд 64-битного режима и 48-битного (бэсм6).
2. Переписать имеющийся комплексный тест на новый ассемблер.
3. Разбить огромный комплексный тест на отдельные составляющие, для упрощения тестирования и модификации.
4. Поправить архитектуру: перенести бит режима бэсм6 и биты защиты в таблицу страниц (регистры приписки).
5. Поправить соответствующие тесты.
6. Изменить процессор (RTL) нужным образом.
7. Изменить микрокод. Поправить тесты микрокода.
8. Изменить внешнюю шину (RTL) так, чтобы она стала совместимой с реализацией на FPGA.
9. Добавить интерфейс к внешней памяти RAM. На плате DE10-Lite её как раз 8 мегабайт.
10. Переделать контроллер прерываний.
11. Добавить периферийные устройства: внешние кнопочки, светодиоды и UART.
12. Запустить на реальной плате.

Как заработает, дальше набор внешних устройств можно расширять: SD-карточка, графический дисплей, SPI, PWM и т.д. Параллельно неплохо бы еще сделать софтверный симулятор на основе SIMH: сильно помогает в отладке софта.

Я наконец осилил back annotation в Верилоге. Это когда синтезируется прошивка для Xilinx FPGA, и на этапе, когда уже известно точное расположение всех элементарных примитивов, образуется файл с описанием всех задержек для каждого провода и логического вентиля. Даже есть такой стандартный формат SDF, или Standard Delay Format. После этого синтезированная схема преобразуется обратно в Верилог (структурный) и симулируется, загружая SDF-файл как набор параметров тайминга. Предполагается, что временная диаграмма такой симуляции будет примерно соответствовать реальному железу.

Вот что я получил для упомянутого сигнала цикла вычисления наибольшего общего делителя. Цикл в 20 итераций должет выполняться за 99500 пикосекунд, или почти ровно 100 нсек.



В реальности на осциллографе имеем 500 нсек.



Как-то точность времянки не особо радует. Плюс-минус порядок получается.

Асинхронный наибольший общий делитель на микросхеме Xilinx FPGA Artix-7 занимает вот такое количество ресурсов:

Report Cell Usage:
+----------+------+
|Cell      |Count |
+----------+------+
|BUFR      |     2|
|LUT2      |   236|
|LUT3      |     4|
|LUT4      |   153|
|LUT5      |    26|
|LUT6      |   102|
|LUT6_2    |    28|
+----------+------+

Здесь LUT2-LUT6 это элементарные логические функции с несколькими входами и одним выходом. Примитив LUT6_2 чуть сложнее, он имеет два выхода. BUFR это повторитель-усилитель сигнала.

Конфигурируем отладочный порт USB Bus Blaster для плат Altera FPGA DE10-Lite под линуксом.

(1) После установки Altera Quartus создаём файл /etc/udev/rules.d/51-altera.rules со следующим содержимым:

# Altera bus Blaster
SUBSYSTEM=="usb",\
ENV{DEVTYPE}=="usb_device",\
ATTR{idVendor}=="09fb",\
ATTR{idProduct}=="6001",\
MODE="0666",\
NAME="bus/usb/$env{BUSNUM}/$env{DEVNUM}",\
RUN+="/bin/chmod 0666 %c"

(2) Активируем новое правило:

$ sudo udevadm control --reload

(3) Копируем данные для работы альтеровского сервиса jtagd:

$ sudo cp /opt/Altera/16.1/quartus/linux64/pgm_parts.txt /etc/jtagd/jtagd.pgm_parts

(4) Чиним известную багу "Unable to read device chain - JTAG chain broken":

$ sudo apt-get install libudev1:i386
$ sudo ln -sf /lib/x86_64-linux-gnu/libudev.so.1 /lib/x86_64-linux-gnu/libudev.so.0

(5) Подключаем плату FPGA и проверяем, что порт работает:

$ /opt/Altera/16.1/quartus/bin/jtagconfig
1) USB-Blaster [4-1]
  031050DD   10M50DA(.|ES)/10M50DC