•1) Т.е. половинная (16-битная) точность для плавучки (HP) не реализована? А где же обещанная поддержка IEEE-754 для них? •2) Я нисколько не сомневался в наличии команд слитого умножения-сложения. Сомнения были в том, как они исполняются — на двух раздельных ФУ (умножитель и сумматор) без экономии тактов (по сравнению с двумя отдельными командами) или на спец-ФУ. Под FMADD я имел ввиду Float MADD. •3) Выходит, что ядро может исполнять только одну вещественную команду за такт. Но если это FMADD, то она даст 2 операции/такт при работе с DP (64 бита) и 4 для SP (32 бита). Верно? Однако весьма странно иметь полноконвейерное умножение для DP у столь простого ядра. Я пока не видел ни одного другого ядра (из мелких-экономных) с матрицей умножителя хотя бы в 53*53 бита (не считая ядер для Intel MIC, которые меньше чем на 100 Вт не выпускаются). •4) Как достучаться до вашего маркетинга? Я уже написал Юрию, но он пока молчит. Он мне года 1,5 назад показывал документацию для Warrior P5600 до её выхода — я сходу нашёл там несколько ошибок.
Re: Архитектурное…
Date: 2016-11-11 23:27 (UTC)•2) Я нисколько не сомневался в наличии команд слитого умножения-сложения. Сомнения были в том, как они исполняются — на двух раздельных ФУ (умножитель и сумматор) без экономии тактов (по сравнению с двумя отдельными командами) или на спец-ФУ. Под FMADD я имел ввиду Float MADD.
•3) Выходит, что ядро может исполнять только одну вещественную команду за такт. Но если это FMADD, то она даст 2 операции/такт при работе с DP (64 бита) и 4 для SP (32 бита). Верно? Однако весьма странно иметь полноконвейерное умножение для DP у столь простого ядра. Я пока не видел ни одного другого ядра (из мелких-экономных) с матрицей умножителя хотя бы в 53*53 бита (не считая ядер для Intel MIC, которые меньше чем на 100 Вт не выпускаются).
•4) Как достучаться до вашего маркетинга? Я уже написал Юрию, но он пока молчит. Он мне года 1,5 назад показывал документацию для Warrior P5600 до её выхода — я сходу нашёл там несколько ошибок.