Парсер Verilog

[vak]

Закончил парсер для языка Verilog. Удалось приспособить Yacc-овскую грамматику от проекта Yosys, переписав её на Go. Лексический сканер позаимствовал от самого компилятора Go.

Узнал много забавного про константы в Верилоге. Обычный десятичный литерал типа 123 имеет знаковый тип. Если добавить к нему десятичный префикс ('d123), он становится беззнаковым. Чтобы снова превратить его в знаковый, надо добавить буковку s: 'sd123. Разницу можно заметить на примерах:

5 - 10 = -5
'd5 - 10 = 4294967291
'sd5 - 10 = -5

Comments

[spamsink]

Что ты хочешь сделать?

[vak]

Транслятор с верилогоподобного языка в асинхронные схемы.

[spamsink]

Это важно делать непосредственно с языка, или тот же результат можно получить, переводя синтезированные схемы в асинхронные?

[vak]

Надо прямо с языка. Всё самое интересное происходит на высоком уровне. Были исследования по переводу синтезированных синхронных схем в асинхронные, но там особой выгоды не наблюдается. Совсем другой подход.