Amaranth HDL

[vak]

Товарищи взялись заменить Verilog на Python. Проект называется Amaranth. Есть отдельный симулятор.

Проект на Гитхабе: amaranth-lang/amaranth

Есть несколько реализаций процессора RISC-V на Amaranth.

• bieganski/mtkcpu
• GuzTech/misato
• minerva-cpu/minerva
• cbiffle/hapenny

Comments

[spamsink]

Типа, чтобы питоновцам не нужно было ещё один язык учить?

Необходимость писать конструкции вида

reg_read_port1 = self.reg_read_port1 = m.submodules.reg_read_port1 = regs.read_port()

как-то удручает.

[vak]

Да, примерно с той же целью, как 30 лет назад создавался SystemC: чтобы Си-программистам для разработки хардвера не надо было штудировать премудрости Верилога. Выглядит громоздко и семантика не очевидна.

Вот как записывается always цикл:

with m.If(self.en):
    m.d.sync += self.count.eq(self.count + 1)

Это вместо:

always @posedge clk
    if (en)
        count <= count + 1;

[x86128]

как-то он подозрительно похож на python migen... попробовал как-то на нем пописать, показалось что это нафиг не нужно и обычный verilog (system verilog) выглядит проще и понятней

[vak]

Оно и есть бывший migen.