Как Verilog превращается в цифровую схему

Берём Yosys: бесплатный открытый софт для синтеза. Его можно легко собрать из исходников под Линукс, или скачать готовый для RedHat или Windows. В качестве примера создаём файл example.v на языке Verilog:

    module example(input clk, a, b, c, output reg [1:0] y);
        always @(posedge clk)
            if (c)
                y <= a + b;
    endmodule

( Скрипт и протокол... )

Откроется окошко с получившейся схемой:



На схеме можно видеть сумматор, мультиплексор и D-триггер.

Подробности можно прочитать в статье "Yosys Application Note 011: Interactive Design Investigation".