vak | Moxie: 32-битная процессорная архитектура

Инженерная мысль не стоит на месте, и это радует. Неожиданно для себя обнаружил на просторах интернета новую замечательную идею: Moxie.

32-битная процессорная архитектура, свободная от патентов.
Простой 16-битный набор инструкций.
Поддерживается компилятором GCC, начиная с 4.6.1. Собственно, архитектура и разрабатывалась как максимально удобная для GCC.
MoxieLite: реализация для FPGA.
Есть версия ядра Linux.
Симулятор QEMU.
Отладчик GDB.

Весь софт здесь: MoxieDev.

Threaded | Top-Level Comments Only

From:

spamsink

Есть версия ядра Linux.

All of the opcode space not consumed by the encodings below is filled with the bad instruction (which will eventually cause an exception once exceptions have been implemented).

Что-то я не понял насчет exceptions.

started with a non-pipelined VHDL implementation

Да чтоб им пусто было с их VHDL-ом.

From:

vak

Что-то там с исключениями не додумано еще. Вероятно и Линукс еще совсем в зачаточном состоянии.

Странные люди, зачем-то в VHDL уперлись.

From:

hogzie.livejournal.com

Не понял, почему архитектура 32-битная, а инструкции 16-ти битные.

From:

spamsink

Он чрезмерно многословен.

From:

spamsink

Я - нет, но мне иногда приходится вглазную его читать. По сравнению с Верилогом - как по болоту ходить.

From:

spamsink

Есть, но написанию хорошего синтезируемого кода это только вредит.

From:

spamsink

Чем компактнее код, тем меньше циклов памяти тратится на выборку команд, ускоряя выполнение программы.

From:

vak

Бывает и хуже. Например, x86-64: процессор 64-битный, а инструкции байтовые.
Шестнадцатибитные инструкции - оптимальный компромисс между плотностью кода и простотой процессора.
Этот формат используют ARM Cortex-M, MIPS16e, microMIPS32, microMIPS64, Freescale ColdFire.

From:

vak

VHDL это шаг назад, в прошлое десятилетие. Сейчас основной инструмент в промышленности - SystemVerilog. Это примерно как Си++ супротив Паскаля и Си.

From:

spamsink

Ну да, а потом этот код берет кто-нибудь другой и думает, что раз этот код хорошо симулируется, то и для синтеза послужит, а потом удивляется, что не так. Порой чувствуешь себя как работник прачечной, куда принесли персидский ковер, чтобы его постирали и накрахмалили.

From:

vak

Многословность тоже вредит ясности кода. И для синтеза в нем много лишнего, например девять состояний сигнала вместо четырех в Verilog.

From:

spamsink

Какую характерную возможность VHDL ты использовал для достижения элегантности и эффективности?

From:

vak

SystemVerilog добавляет много вещей, существенных для моделирования. Вместо которых в случае с VHDL или Verilog приходилось использовать связку с C/C++.

From:

vak

Относительно Модулы это конечно, спору нет.

From:

spamsink

Так и в верилоге можно иметь сигналы произвольных типов, включая плавающую точку. Видимо, наличие открытого софта, умеющего симулировать VHDL, повлияло?

From:

spamsink

Можно было с 1995 года:

module top;
event foo;
always @foo $display("foo");
initial repeat (5) #1 -> foo;
endmodule

печатает foo 5 раз.

From:

spamsink

repeat (5) значит "повторить 5 раз".
Уродство-не уродство, а на VHDL аналогичная программа будет в несколько раз длиннее - попробуй написать два процесса, один из которых посылает асинхронный сигнал 5 раз, а другой принимает и что-нибудь печатает.

Много лет назад, когда уже были споры, какой язык лучше (видимо, как раз когда вышел стандарт верилога-95), какой-то журнал провел эксперимент - собрал несколько верилоговских и ВХДЛовских дизайнеров и попросил их написать по спецификации и отладить какое-то простое устройство, то ли UART, то ли ALU, то ли еще что-то подобное на уровне сложности до сотни строк. Верилоговцы справились гораздо быстрее.

From:

lionet.livejournal.com

Я так понял, что VHDL супротив Verilog — это как C против шелла. Налабать что-то быстрее на верилоге можно, но строить сложные системы — уже не очень. Пользовательских типов нет, enumerations нет, модульности и пэкеджинга нет, etc.

Я не настоящий сварщик, просто прочитал comparisons.

From:

spamsink

Не актуально тебе словосочетание "time to market", сразу видно.

From:

spamsink

Эти сравнения нужно в топку. Всё перечисленное есть в System Verilog.

From:

spamsink

О том и речь.

From:

b0p0h0k.livejournal.com

All instructions are 16-bits long. Some 16-bit instructions are followed by a 32-bit immediate value.

Ой!

From:

raydac.livejournal.com

напомнило pdp-11

From:

vak

Все как у взрослых. :)

From:

vak

Нет, pdp11 это msp430.

From:

vak

Он буквально недавно возник: первый стандарт в 2005 (уже устарел), нынешний в 2009.

From:

vak

Синтезируемое подмножество VHDL и Verilog совпадает на 100%, только Verilog полегче чисто визуально, как Java и Ada. А для моделирования или верификации надо брать SystemVerilog, который намного шире чем VHDL.