Moxie: 32-битная процессорная архитектура

[vak]

Инженерная мысль не стоит на месте, и это радует.  Неожиданно для себя обнаружил на просторах интернета новую замечательную идею: Moxie.

• 32-битная процессорная архитектура, свободная от патентов.
• Простой 16-битный набор инструкций.
• Поддерживается компилятором GCC, начиная с 4.6.1.  Собственно, архитектура и разрабатывалась как максимально удобная для GCC.
• MoxieLite: реализация для FPGA.
• Есть версия ядра Linux.
• Симулятор QEMU.
• Отладчик GDB.

Весь софт здесь: MoxieDev.

Comments

[spamsink]

Я - нет, но мне иногда приходится вглазную его читать. По сравнению с Верилогом - как по болоту ходить.

[spamsink]

Есть, но написанию хорошего синтезируемого кода это только вредит.

[spamsink]

Ну да, а потом этот код берет кто-нибудь другой и думает, что раз этот код хорошо симулируется, то и для синтеза послужит, а потом удивляется, что не так. Порой чувствуешь себя как работник прачечной, куда принесли персидский ковер, чтобы его постирали и накрахмалили.

[spamsink]

Какую характерную возможность VHDL ты использовал для достижения элегантности и эффективности?

[spamsink]

Так и в верилоге можно иметь сигналы произвольных типов, включая плавающую точку. Видимо, наличие открытого софта, умеющего симулировать VHDL, повлияло?

[spamsink]

Можно было с 1995 года:

module top;
event foo;
always @foo $display("foo");
initial repeat (5) #1 -> foo;
endmodule

печатает foo 5 раз.

[spamsink]

repeat (5) значит "повторить 5 раз".
Уродство-не уродство, а на VHDL аналогичная программа будет в несколько раз длиннее - попробуй написать два процесса, один из которых посылает асинхронный сигнал 5 раз, а другой принимает и что-нибудь печатает.

Много лет назад, когда уже были споры, какой язык лучше (видимо, как раз когда вышел стандарт верилога-95), какой-то журнал провел эксперимент - собрал несколько верилоговских и ВХДЛовских дизайнеров и попросил их написать по спецификации и отладить какое-то простое устройство, то ли UART, то ли ALU, то ли еще что-то подобное на уровне сложности до сотни строк. Верилоговцы справились гораздо быстрее.

[spamsink]

Не актуально тебе словосочетание "time to market", сразу видно.

[spamsink]

О том и речь.

[vak]

Многословность тоже вредит ясности кода. И для синтеза в нем много лишнего, например девять состояний сигнала вместо четырех в Verilog.

[vak]

SystemVerilog добавляет много вещей, существенных для моделирования. Вместо которых в случае с VHDL или Verilog приходилось использовать связку с C/C++.

[vak]

Он буквально недавно возник: первый стандарт в 2005 (уже устарел), нынешний в 2009.