Bit-Slice Design: Controllers and ALUs

[vak]

Чудная книжка: объясняет в деталях, как работают секционные процессоры серии К1804 (Am2900). Досталась мне за $0.01 на Амазоне. Неясных мест почти не осталось, можно начинать восстанавливать схему процессора микро-БЭСМ.



Заметьте забавную наклеечку в правом верхнем углу. Раньше книжка принадлежала профессору Гарольду Картеру из университета Цинцинатти.

Comments

[vak]

Я тоже предпочитал простой Верилог, по причине наличия свободных тулов типа Icarus и Verilator. Но делавно выяснил, что в бесплатные тулчейны Altera и Xilinx включают симуляторы с полной поддержкой SystemVerilog (Mentor Modelsim и Cadence IUS соответственно). Так что имеет смысл постепенно переключаться на SV. Всё-таки язык существенно полегче, даже в мелочах.

Спасибо за подсказку с сигналом переноса и защелками на A и B - учту на будущее. Судя по даташиту, там не FF а latch. Переключается не фронтом, а уровнем сигнала CLK.

[1801bm1.livejournal.com]

>> Судя по даташиту, там не FF а latch.
Память RAM - да, латч. А вот A, B, Q - вроде флип-флопы. Смотрите описание сигнала CP в табличке выводов микросхемы, там написано "The Q register and register stack outputs change on the clock LOW-to-HIGH transition".

Конечно, хорошо бы этот момент проверить на стенде, потому что также на диаграмме написано "A/B latch", вдруг у них этот флип-флоп образуется из двух латчей - собственно памяти и A/B. Но модель все равно неверная - тогда a/b будут изменяться при изменении адреса при низком CP.

>> учту на будущее
Вам спасибо - я потом упру у Вас выверенную модель 2901 для своего СМ-1420 :)

Вот мой вариант: Am2901 (http://u.zeptobars.ru/yuot/MISC/am2901.v). Он сразу заточен под FPGA (без латчей, блок памяти на FF), но пока именно ovr и p/g недописаны - я тоже увяз на них, наверное тоже желателен стенд для выяснения, в даташите что-то неосознаваемое написано.