MIPS I6500

[vak]

Новая разработка нашей конторы, ядро MIPS I6500, будет применяться в самодвижущихся тележках, в частности Тесла.



Мультикластерная организация позволяет разместить на одном кристалле до 64-х кластеров по 6 ядер, каждое из которых имеет по 4 потока. В сумме на таком чипе можно будет запустить 64*6*4 = 1536 линуксов. :)

Из прочих существенных ништяков там есть аппаратная виртуализация и SIMD.

За последние три года мне тоже довелось приложить руку к этому проекту - в области технологии верификации и разработки образцовой референтной функциональной модели процессора. А Юра panchul, так даже успел вписать туда пару сотен строчек RTL кода.

Comments

Архитектурное…

[tacit murky (from livejournal.com)]

Эхем. Итак, мы имеем возможность запихать на кристалл 384 хомячка. А сами они что могут? Я верно полагаю, что векторы 128-битные? И что основные ФУ тоже? И что вещественных ФУ 2 — сумматор и умножитель? (Потому что про аппаратный FMADD на штатных МИПСах я не слышал, хотя команда такая у вас есть.) Насколько они конвейерны при вычислении векторов с HP, SP и DP? В этом главный цимес — сколько флопов за такт в пике может дать ядро на разных точностях. Вообще, было бы неплохо увидеть все времянки (темпы и задержки — TP & latencies) хотя бы для вычислительных команд.

Re: Архитектурное…

[vak]

Векторы 128 битные, состоят из 2-х double, 4-х float, восьми short int или 16-ти байтовых целых.

FPU 64-битный, выполняет две инструкции за такт: одну "длинную" и одну "короткую". Длинная это умножение или сложение, коротная - логическая, целочисленное деление (для SIMD) или запись в память.

Целочисленные и FP инструкции multiply-add имеются давно, начиная с архитектуры MIPS R2 (2002 год). Это команды типа MADD, MADD.D, MADD.S и т.п. Даже в микроконтроллере PIC32 есть целочисленный MADD. Инструукции типа FMADD это _fused_ multiply-add, имеется только в расширении SIMD.

Все инструкции конвейеризованы и могут выполняться в установившемся режиме за 1 такт. Зависит от смеси инструкций, естественно. Все времянки, темпы и задержки можно спросить в нашем маркетинге.

Re: Архитектурное…

[tacit murky (from livejournal.com)]

•1) Т.е. половинная (16-битная) точность для плавучки (HP) не реализована? А где же обещанная поддержка IEEE-754 для них?
•2) Я нисколько не сомневался в наличии команд слитого умножения-сложения. Сомнения были в том, как они исполняются — на двух раздельных ФУ (умножитель и сумматор) без экономии тактов (по сравнению с двумя отдельными командами) или на спец-ФУ. Под FMADD я имел ввиду Float MADD.
•3) Выходит, что ядро может исполнять только одну вещественную команду за такт. Но если это FMADD, то она даст 2 операции/такт при работе с DP (64 бита) и 4 для SP (32 бита). Верно? Однако весьма странно иметь полноконвейерное умножение для DP у столь простого ядра. Я пока не видел ни одного другого ядра (из мелких-экономных) с матрицей умножителя хотя бы в 53*53 бита (не считая ядер для Intel MIC, которые меньше чем на 100 Вт не выпускаются).
•4) Как достучаться до вашего маркетинга? Я уже написал Юрию, но он пока молчит. Он мне года 1,5 назад показывал документацию для Warrior P5600 до её выхода — я сходу нашёл там несколько ошибок.