Язык Plog: проект пешеходного светофора

[vak]

В качестве примера рассмотрим проект светофора для пешеходного перехода. Имеем следующее оборудование:

• светофор для автомобилей, три сигнала: красный, желтый, зеленый
• светофор для пешеходов, два сигнала: стойте, идите
• кнопка запроса на переход для пешехода
• служебная кнопка сброса светофора в исходное состояние
• генератор импульсов, задающий время

В обычном состоянии автомобильный светофор должен быть открыт (зеленый), а пешеходный - закрыт (красный). По нажатию пешеходной кнопки светофоры должны переключиться, открыв пешеходный переход, затем вернуться в исходное состояние.

Проектируемый модуль имеет три входа и пять выходов:

          ________
   rst ---|      |--- red
   clk ---|      |--- yellow
	  |      |--- green
	  |      |
button ---|      |--- stop
	  |      |--- walk
	  |______|

Фазы светофора:

• Зеленый для автомобилей, “стойте” для пешеходов. Обычное состояние при отсутствии пешеходов.
• Мигает зеленый для автомобилей, горит “стойте” для пешеходов. Включается через некоторое время (не более 30 секунд) после нажатия кнопки запроса. Длится три секунды.
• Жёлтый для автомобилей, “стойте” для пешеходов. Длится три секунды.
• Красный для автомобилей, “идите” для пешеходов. Длится десять секунд.
• Красный для автомобилей, мигает “идите” для пешеходов. Длится три секунды.
• Жёлтый+красный для автомобилей, “стойте” для пешеходов. Длится одну секунду.

“Примерная” реализация светофора на языке Plog приведена здксь: http://vak.ru/doku.php/proj/verilog/tlight-plog
Спецификация языка еще не готова, пока только образец кода. После компиляции должен получиться примерно такой код на Верилоге: http://vak.ru/doku.php/proj/verilog/tlight-v
Можно видеть, как компилятор создает набор состояний и переходов конечного автомата.

Comments

[spamsink]

Ну вот, а настоящий человек бы сделал всего одно состояние для мигания и в нем замуксил бы управление зеленым на младший бит счетчика миганий.

[vak]

Хитро. :) Но негибко. А вдруг окажется, что для лучшей воспринимаемости требуется другая скважность? :)

Мелочи всё это. Мне сейчас надо саму концепцию застолбить. И проверить на вшивость.

[spamsink]

Вам сюда: http://www.freepatentsonline.com/6226776.html claim 6.

[vak]

Ба, всё знакомые лица! Inventors: Panchul, Yuri сотоварищи. :)
Интересная ссылочка, спасибо. Но всё же прав Столлман, гнать надо все эти софтовые патенты. Слава богу, Европе хватило ума их запретить.

[panchul.livejournal.com]

Кстати, это я dubolom-у коварную жизненную диверсию учинил - разжег интерес, даже книжек по верилогу прислал. Теперь он будет C -> Verilog писать - вместо того, чтобы ходить по лесам, читать интересные книжки, ростить детей, ходить в музеи.

[spamsink]

Ставлю тебе за это на вид! :)

[panchul.livejournal.com]

Знаю, знаю. Советский фантаст Ефремов назвал бы меня "проводником инфернальности" (см. "Час Быка").

[vak]

Только не Си, нет: зачем же я буду тебе на патент наступать? :)
За книжки действительно премного благодарен, юзаю и наслаждаюсь. Паттерсон и Хеннеси - просто прелесть.
Ну, ты себя так сильно не укоряй, этот вирус я не от тебя подхватил. Насчет инфернальности не знаю, Ефремова ниасилил, слишком много букаф. :)
Но есть какая-то такая фишка, которая передается от человека к человеку, помимо слов и идей. Мистическое шило в заднице. :)

[thesz.livejournal.com]

Так и описание на PLog тоже не самое короткое. ;)

Сравни с моим Хаскельным. И в verilog переводится один в один, и записано короче. И понятней. И проверяемей - я даже могу проверить недостижимые состояния. Более того, гибче - нет явных delay. К тому же у тебя непонятно, что выполняется в один такт, что в несколько. ;)

[vak]

На Хаскеле 46 строчек, на Plog - 56 (если убрать комментарии). :)
Врубился в код, но никак мне не кажется твой вариант более понятным. Не то полушарие работает? :)

[thesz.livejournal.com]

where убирай тоже. ;)

[vak]

В один такт выполняется всё, что находится между двумя синхронами. Время тикает только на синхронах. Они как бы рубят блок-схему алгоритма на временнЫе куски. По мотивам argorithmic state machine charts из книжки Арнольда "Verilog Digital COmputer Design".

[thesz.livejournal.com]

"Синхроны" в верилоге используются дял несинтезируемого, поведенческого кода.

В твоем коде как раз не видно, что сколько времени выполняется. "Синхроны" спрятаны в delay, в котором, похоже, ошибка. ;)

[vak]

Неужели термин уже занят? Это был бы облом. Но что-то не нахожу в интернете про синхроны в верилоге... Можно поподробнее?

И ошибку в delay() не вижу. Вроде всё как задумано.

Чтобы понимать время выполнения, надо для каждой процедуры держать в голове количество тактов. Вызов процедур фактически выполняется как макроподстановка. Надо еще подумать, нужны ли функции, возвращающие результат.

[thesz.livejournal.com]

Такт завершается по <<синхронизации>> или по точке с запятой? ;)

Если по синхронизации, то она в delay стоит вне цикла (ошибка). Если по точке с запятой, то несколько присвоений подряд (а начале цикла) будут выполнятся излишне медленно (ошибка в другом месте, зато в delay все правильно;).

Если не будет функций, возвращающих результат, то это вообще - туши свет. ;)

[vak]

Синхрон - не оператор, всего лишь метка. Она придает следующим за ней операторам как бы другую окраску. Стоит перед циклом, чтобы условие цикла вычислялось в том же состоянии, что и тело.

С функциями возникает интересный вопрос. Предположим, имеется пара функций a() и b(), каждая из которых вычисляется за несколько тактов. При выполнении c := a() + b() обе функции можно было бы вычислять одновременно. Что делать с побочными эффектами функций, типа изменения внешних сигналов? Или забить, пусть юзер сам решает?

Потом, если можно функции выполнять одновременно, надо бы и для процедур такое разрешить.

[thesz.livejournal.com]

"Синхрон придает окраску." Отлично. ;)

На какое расстояние распространяется окраска? Кто и как за этим будет следить?

В функциях есть побочные эффекты. Великолепно. ;)

А что будет, если a() выполняется за N тактов, а b() за M?

x+y за сколько тактов выполняется? А x+y+z? А sum(arr,1,M)? А в большой программе кто ответственен за самый длинный такт (за критическую цепочку)?

Сравни с подходом с функциями с изменением состояний.

Функции чистые. Состояния явные. Побочные эффекты явные. Длительность выполнения всегда один такт. Ясно, кто содержит критическую цепочку.

Выбор за вами. ;)

[vak]

"Окраска" распространяется до следующего синхрона. Побочные эффекты есть историческая традиция, еще от Бэкуса, куда ж без них? :)

Если функции в одном выражении выполняются за разное количество тактов, придется хранить более ранний результат в промежуточном регистре.

Функциональный подход мне нравится. Но я лично не рискну двигаться в эту сторону, не моё это болото... :/

[spamsink]

Ах, да. Если ты еще не знал, существуют компиляторы, умеющие синтезировать верилоговские implicit state machines; например, конструкция repeat (5) @(posedge clk) или if (cond) @(posedge clk) не составляет проблемы.

[vak]

Я слышал про такое, но оно, к сожалению, не поддерживается ни Xilinx-ом, ни Альтерой. Тот же Арнольд, например, придумал оператор a <= @(posedge clk) b. И написал для этого специальный препроцессор VITO. Но это полумера всё-же. Макроассемблеры тоже были полезны в своё время, но вымерли как динозавры.

[spamsink]

Синтезируемое подмножество Верилога выросло, насколько я понимаю, из синописовского (или кому он первоначально принадлежал) Design Compiler. Из-за того, что им было лень думать, как реализовать неявные конечные автоматы, вовсе не следует, что их в синтезируемом подмножестве не будет никогда. И вместо того, чтобы городить доморощенные язычки, как раз и нужно писать подобные препроцессоры из стандартного языка в стандартный язык, чтобы побуждать вендоров расширять синтезируемое подмножество.

Оператор a <= @(posedge clk) b придумывать не надо - он в стандартном языке легален.

[vak]

Со времён VITO уже десять лет прошло, а синтезаторы никак не умнеют. Мне кажется, этого уже не отмыть, проще родить нового. :)