В сумме 551 вентиль

[vak]

Асинхронный наибольший общий делитель на микросхеме Xilinx FPGA Artix-7 занимает вот такое количество ресурсов:

Report Cell Usage:
+----------+------+
|Cell      |Count |
+----------+------+
|BUFR      |     2|
|LUT2      |   236|
|LUT3      |     4|
|LUT4      |   153|
|LUT5      |    26|
|LUT6      |   102|
|LUT6_2    |    28|
+----------+------+

Здесь LUT2-LUT6 это элементарные логические функции с несколькими входами и одним выходом. Примитив LUT6_2 чуть сложнее, он имеет два выхода. BUFR это повторитель-усилитель сигнала.

Comments

[juan_gandhi]

Только что дошло. Асинхронный! А как это? А можно алгоритм на простом человеческом объяснить?

[vak]

Алгоритм на простом человеческом есть вот здесь: https://vak.dreamwidth.org/446452.html

Фишка в том, что нету тактирующего синхросигнала. Пришёл запрос - появился ответ, пропал запрос- пропал ответ.

[juan_gandhi]

А! Спасибо.

Да, можно и на микросервисах написать... но... я вот не понимаю, пока мы сравниваем, одно из чисел может же измениться?

[doldonius]

А это уже надо уровнем выше разруливать.

[vak]

Число не должно измениться. Есть соглашения, которых каждый модуль должен придерживаться.

Получив запрос, в ответ мы имеем право формировать только положительные фронты. И наоборот, когда запрос снят, мы реигируем только отрицательными фронтами. Так называемый принцип "позитивной" логики.

Число считается "полным", когда на каждой из его пар проводов hi/lo присутствует сигнал. Соответственно, когда число стало полным, оно уже не может изменяться. Новый положительный фронт не может придти, поскольку просто некуда. Отрицательный фронт не может появиться, так как это нарушило бы принцип позитивности.

[vak]

Вот здесь я пытался описать, как это работает на уровне сигналов: https://vak.dreamwidth.org/403847.html