skidl: создаём принципиальные схемы из Питона

[vak]

Обнаружилась полезная утилитка SKIDL: позволяет "рисовать" электронные схемы из скрипта на Питоне.

На входе:

    inp, outp = Net('INPUT'), Net('OUTPUT')
    q1 = Part('device', 'Q_NPN_ECB')
    ntwk_ce = vcc & r1 & outp & q1['C,E'] & gnd
    ntwk_b = inp & r2 & q1['B']

Результат:


Подробное описание: https://xesscorp.github.io/skidl/docs/_site/index.html

Исходные тексты: https://github.com/xesscorp/skidl

Лекция на конференции KiCon 2019:

""Schematics: The Heroin Of Electronics Design" - Dave Vandenbout (KiCon 2019)" (Watch on YouTube)

Comments

[juan_gandhi]

Ха, интересно. Я в электричестве ничо не понимаю, увы. Ну в смысле, в такой-то хрени разберусь. Это как

    in, out = Net('INPUT'), Net('OUTPUT')
   resistance_is_futile = ((in & r1), in) & out
 

[vak]

Точно!
:)

[juan_gandhi]

То-то и оно; мне текстом куда проще.

[mcler]

Я так понял это скорее для описания схем, чем для рисования... или можно как-то в итоге получить нарисованную схему, а не нетлист?

[archaicos]

В комментах пишут:

10e999:
Can the netlist used to generated schematic ?
I would be great to ensure visually the validity of a design.

David Vandenbout:
That gets asked a lot. It's a hard problem to make a reasonable-looking schematic. And you need a reasonable schematic if you're going to manually check for errors. FPGA dev tools have auto-generated schematics for 30 years and nobody looks at those schematics except as a last resort.

Creating a small schematic may be possible, but it gets harder and harder as the design gets larger. And SKiDL is intended for large designs. For a small design, I would probably bring the netlist into PCBNEW and look at the airwires to see if there are any obvious problems. That's no worse than looking at a poor schematic.

For larger designs, I would try to write assertions to check for errors. For example, look at each line in a bus to make sure it has the number of pins I expect on it. The advantage of assertions is they get run everytime you generate the design whereas you'll soon get tired of manually checking a schematic.

...

[mcler]

С Дэвидом соглашусь насчет FPGA, но аналоговую часть схемы нагляднее (для меня, во всяком случае) изображать графическими символами.А где лепить форматку по ГОСТу? Нужно попробовать этот инструмент... Необычно...

[mcler]

Сервис инженерам неудобно и непривычно.