Моделируем пороговый вентиль TH22

[vak]

TH22 - двухвходовый вентиль NCL-логики с порогом 2, он же C-элемент Мюллера - можно построить из двух корпусов чипа CD4007. Схема следующая:

Моделируем посредством NGSPICE. Красный и синий цвета - входы A и B, желтый - выход C. Вентиль TH22 переключается в единицу, когда оба входных сигнала равны 1, и обратно в ноль, когда оба входа равны 0. Фактиччески он содержит внутри триггер, то есть ячейку памяти на одит бит информации - как и большинство остальных вентилей NCL-логики.

Хорошо видно, что задержка переднего фронта почти в два раза меньше, чем задержка заднего фронта.



На следующем графике изображён ток потребления (красный) и токи по входам (синий, жёлтый).

Comments

[spamsink]

Интересно, будет ли работать псевдо-асинхронная логика, в которой TH22 - попросту
always@(posedge fastclk) if (a==b) c <= a;
а частота fastclk определяется только задержкой фидбека.

[vak]

А смысл?
Не будет ли это эквивалентно выражению
always@(*) if (a==b) c <= a;

[spamsink]

Так соотношение задержек не гарантируется.

[vak]

Ты имеешь в виду, при совпадении положительного и отрицательного фронтов сигналов A и В может получиться глитч или даже метастабильное состояние? Это верно. Но фишка в том, что NCL-схема проектируется таким образом, что положительные и отрицательные фронты никогда не встречаются на входе одного вентиля. Есть две фазы: сначала приходят только положительные фронты, потом только отрицательные.

[spamsink]

Я имею в виду, что задержка фидбека "внутри" вентиля обязана быть меньше, чем любая задержка по пути, проходящему "снаружи" вентиля. При FPGA синтезе произвольной логики это гарантироваться не будет, а если пользоваться state elements - будет. На старых FPGA можно было бы воспользоваться реализацией с двумя SR-latch, но на современных это расточительно: уникальные управляющие сигналы приведут к тому, что каждая защёлка будет занимать целый slice.

[vak]

Ну и пусть занимает целый слайс. Это лучше, чем вводить неестественные сущности типа скоростных клоков.

[vak]

Честно говоря, я не очень понимаю, какую задержку ты имеешь в виду.
Можешь показать на примере?

Я глянул устройство слайса на Xilinx Artix 7 - да, можно использовать имеющиеся триггеры в режиме latch SRLOW. Но они сгруппированы по четыре с общими сигналами CE, CK и CLR, поэтому три четверти защёлок будут простаивать. Видимо, это народ и имеет в виду, когда говорят, что FPGA не подходят для асинхронной логики.

[spamsink]

Я имею в виду в точности то, что написано в википедии.

Ну да, и то, что delay assumptions могут не быть гарантированы, если пользоваться только LUT-ами. Даже если не давать синтезатору волю, никто не знает, что там будет после P&R.

[vak]

Ага, теперь понимаю.
Но нельзя ли из одного LUT-а соорудить С-элемент, завернув выходы на входы?
Ведь у LUT-а шесть входов и два выхода.

[spamsink]

Если 2 выхода, то 5 входов, даром что называется LUT6_2.
В принципе можно, но до недавнего времени у Xilinx были проблемы с дизайнами, в которых много LUT6_2. У них выходы слегка неравнозначны с точки зрения routing, и какой лучше использовать для фидбека, неясно, а сам Xilinx выходы местами не меняет.

[vak]

Если задействовать latch, вентиль TH22 как-то так получается.

module th22 (
    input  wire a,      // input
    input  wire b,      // input
    output wire z       // output
);
    assign set = a & b;
    assign clr = !a & !b;

    // LDCE: Transparent latch with Asynchronous Reset and Gate Enable.
    // 7 Series Xilinx HDL Libraries Guide, version 2016.2
    LDCE #(
        .INIT (0)       // Initial value of latch
    ) LDCE_inst (
        .Q    (z),      // Data output
        .CLR  (clr),    // Asynchronous clear/reset input
        .D    (1),      // Data input
        .G    (1),      // Gate input
        .GE   (set)     // Gate enable input
    );
endmodule

[spamsink]

При попытке реального использования вылетит на P&R с ошибкой типа "too many clock nets".

[vak]

Фигово.
Он GE как clock воспринимает, что ли?

[spamsink]

Нет, но вроде clr тоже забирает clocking resource.

[vak]

Не может быть.
Это же "медленный" сигнал.

[spamsink]

Может, я и ошибаюсь. Но всё равно, control sets (CLR+GE) получаются уникальные, так что по 1 элементу на слайс выходит.

[vak]

По моим оценкам должно получаться по два элемента на слайс.
В слайсе ведь четыре LUT-а и две группы по четыре триггера.
Из каждой группы мы можем задействовать по одному триггеру в качестве защёлок.
Получается по одному LUT-у на сигналы CLR и GE для двух пороговых элементов.

Ты наверняка умеешь смотреть в графическом виде результат после place&route?
Можешь попробовать синтезировать один или парочку TH22 таким способом?
Интересно, что получится.
У меня просто опыта с тулзами Xilinx маловато.

[spamsink]

Я смотрел в графическом виде на результат однажды много лет назад ради интереса (где-то даже пост есть на этот счет). С тех пор ISE сменился на Vivado, а сохранилась ли возможность, я не проверял. Один или парочка разместятся с легкостью. Интереснее смотреть на несколько сотен или несколько тысяч.

[vak]

Я надеялся, может у тебя есть готовый скрипт для Vivado, чтобы запустить по-быстрому да глянуть. Для предыдущих версий Xilinx ISE WebPack у меня были скрипты, но в Vivado они опять всё переделали с ног на голову, недосуг изучать.

Если бы подтвердилось, что асинхронные гейты можно уложить в FPGA устойчивым способом, то дальше можно ставить задачу порождать соответствующий нетлист из Yosys.

[spamsink]

Не помню, показывал ли тебе

Tools for emulating transistor-level netlists on FPGAs http://fpga-netlist-tools.github.com

[vak]

Интересно... Сейчас гляну.
Я в принципе освоил ngspice, всё в нём нормально. Его можно вызывать как библиотеку из своей сишной программы, то есть строить специализированные тулзы, например для верификации элементарных асинхронных вентилей и регистров.

[vak]

Впечатляет!
Мужики восстанавливают транзисторную схему и умудряются отладить её до работоспособного состояния.
Кучу доисторических микропроцессоров осилили.
Есть даже что-то про калькулятор HP-35, недоделанное.

Я затеял бодягу с ngspice в основном с целью проверить работоспособность CMOS-вариантов элементарных NCL-вентилей, и получить численные значения задержек. Потом эти задержки можно использовать для симуляции в верилоге для оценки быстродействия асинхронного дизайна.

[spamsink]

Что смешно, 20+ лет назад я начинал с эмулятора Zycad, в котором был специальный хардверный алгоритм для эмуляции двунаправленных цепей, потому что они, видимо, были еще популярны ради экономии транзисторов. Но как только тактовые частоты выросли до двузначных чисел мегагерц, халява кончилась: работают эти двунаправленные цепи, нуждающиеся в утечке заряда для смены значения, исключительно медленно.

задержки можно использовать для симуляции в верилоге для оценки быстродействия асинхронного дизайна

Это интересная идея, да.