Неизвестный Verilog

[vak]

Обнаружил в языке Verilog неожиданную фичу, не описанную ни в одной книжке. Оказывается, диапазоны можно задавать в виде X+:Y или X-:Y, что эквивалентно X+Y-1:X и X:X-Y+1 соответственно. К примеру, эти три присваивания эквивалентны:

    value[10:8] = 0;
    value[10-:3] = 0;
    value[8+:3] = 0;

Comments

[vak]

А, точно! Нашёл в книжке у Бхаскера. Спасибо.
Странно, что у Палниткара про это ни слова.

[outputlogic]

Из своего опыта знаю что процентов 80 разработчиков на Verilog про эту фичу не знают, как и про многие другие. А зря. Я ей пользуюсь с момента выхода Verilog-2001.

[vak]

Я бы сказал, что 95% не знают.
Я стал специально искать и нарыл-таки проект, где эта конструкция реально используется: https://github.com/russdill/bch_verilog

[spamsink]

Я традиционно использую вопрос об этой фиче на интервью с тех пор, как она появилась. Процент знающих со временем практически не изменяется.