Неизвестный Verilog

[vak]

Обнаружил в языке Verilog неожиданную фичу, не описанную ни в одной книжке. Оказывается, диапазоны можно задавать в виде X+:Y или X-:Y, что эквивалентно X+Y-1:X и X:X-Y+1 соответственно. К примеру, эти три присваивания эквивалентны:

    value[10:8] = 0;
    value[10-:3] = 0;
    value[8+:3] = 0;

Comments

[ygam]

Я уже который год обнаруживаю новое в XSLT/XPath. Сегодня я узнал, как средствами XSLT сериализовать узлы в строку.

[juan_gandhi]

Хорошая фича.

[vak]

Главное нигде не описанная. Я натолкнулся случайно, ковыряясь в исходниках парсера Verilog.

[spamsink]

По сравнению с аналогичной фичей в VHDL это еще цветочки. В верилоге хоть длина диапазона обязана быть compile-time constant, а в VHDL - гуляй, рванина. Разрешено A(x to y) или A(x downto y) с переменными x и y, ну и, соответственно, возвращаемый тип не определен до момента выполнения.

[vak]

Да, это совсем засада.

[vit_r]

Хороший источник для труднонаходимых ошибок. Специалисты придумали.

[vak]

И для пущего прикола решили не документировать. :)

[vit_r]

Если писать "Один болван реализовал такую штуку, но мы крайне не рекомендуем с ней играться", получится ещё хуже.

[outputlogic]

Как это не описанная? Эта фича называется part select.

[spamsink]

Вот именно. Просто читать надо LRM.

[vak]

Да кто же язык по LRM изучает.
Я нашёл упоминание только у Бхаскера в учебнике по Verilog.
Все остальные молчат как партизаны.

[spamsink]

Как это кто язык по LRM изучает? Авторы компиляторов, конечно.

[vak]

То-то никто кроме авторов компиляторов и не в курсе. :)

Есть у part-select один очевидный недостаток: перекос в сторону Little Endian.

[vak]

А, точно! Нашёл в книжке у Бхаскера. Спасибо.
Странно, что у Палниткара про это ни слова.

[outputlogic]

Из своего опыта знаю что процентов 80 разработчиков на Verilog про эту фичу не знают, как и про многие другие. А зря. Я ей пользуюсь с момента выхода Verilog-2001.

[vak]

Я бы сказал, что 95% не знают.
Я стал специально искать и нарыл-таки проект, где эта конструкция реально используется: https://github.com/russdill/bch_verilog

[spamsink]

Я традиционно использую вопрос об этой фиче на интервью с тех пор, как она появилась. Процент знающих со временем практически не изменяется.