Неизвестный Verilog

[vak]

Обнаружил в языке Verilog неожиданную фичу, не описанную ни в одной книжке. Оказывается, диапазоны можно задавать в виде X+:Y или X-:Y, что эквивалентно X+Y-1:X и X:X-Y+1 соответственно. К примеру, эти три присваивания эквивалентны:

    value[10:8] = 0;
    value[10-:3] = 0;
    value[8+:3] = 0;

Comments

[vak]

Да кто же язык по LRM изучает.
Я нашёл упоминание только у Бхаскера в учебнике по Verilog.
Все остальные молчат как партизаны.

[spamsink]

Как это кто язык по LRM изучает? Авторы компиляторов, конечно.

[vak]

То-то никто кроме авторов компиляторов и не в курсе. :)

Есть у part-select один очевидный недостаток: перекос в сторону Little Endian.